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t CYC
CLK
ADSP
ADSC
t SS
t HS
t SA
t HA
t CH
t CL
ADDRESS
Ax
Ay
BWE is ignored when ADSP initiates burs t
Az
t HW
t SW
BWE
BW x
BWx is ignored when ADSP initiates burs t
t HW
t SW
t SC
t HC
CE , CS 1
(Note 3)
t SAV
ADV
(ADV suspends burst)
OE
t SD
t HD
DATA IN
I1(Ax)
I1(Ay)
I2(Ay)
I2(Ay)
I3(Ay)
I4(Ay)
I1(Az)
I2(Az)
I3(Az)
t OHZ
DATA OUT
O3(Aw)
O4(Aw)
Burst
Read
Single
Write
Burst Write
Extended
Burst Write
3619 drw 09
NOTES:
1. ZZ input is LOW, GW is HIGH, and LBO is Don’t Care for this cycle.
2. O4(Aw) represents the final output data in the burst sequence of the base address Aw. I1(Ax) represents the first input from the external address Ax. I1(Ay) represents the first input from the external address
Ay; I2(Ay) represents the next input data in the burst sequence of the base address Ay, etc. where A 0 and A 1 are advancing for the four word burst in the sequence defined by the state of the LBO input.
In the case of input I2(Ay) this data is valid for two cycles because ADV is high and has suspended the burst.
3. CS 0 timing transitions are identical but inverted to the CE and CS 1 signals. For example, when CE and CS 1 are LOW on this waveform, CS 0 is HIGH.
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